FPGA多數據采集卡優勢

由(you)于FPGA時鐘(zhong)頻(pin)率高、內部延(yan)時小、速度快、效率高、組成形(xing)式(shi)靈活等特點(dian)使(shi)其在高速數據采(cai)集(ji)方面有(you)著DSP和(he)單片機無法比擬的優勢。

FPGA多數(shu)據采(cai)(cai)集(ji)卡的(de)數(shu)據采(cai)(cai)集(ji)系統(tong)采(cai)(cai)用(yong)模塊(kuai)(kuai)化設(she)(she)計結(jie)構，共由4類模塊(kuai)(kuai)組成(cheng)，各(ge)采(cai)(cai)集(ji)模塊(kuai)(kuai)可以(yi)互換或(huo)靈活(huo)增減，各(ge)個模塊(kuai)(kuai)之間采(cai)(cai)用(yong)三(san)通式連接器相連，傳感器信(xin)號、422串(chuan)行等信(xin)號輸入到對應模塊(kuai)(kuai)中(zhong)調理(li)采(cai)(cai)集(ji)，由主(zhu)控制模塊(kuai)(kuai)控制統(tong)一編(bian)幀，并傳輸到雙備份存儲器中(zhong)。設(she)(she)計方案(an)靈活(huo)、控制簡單，具有很(hen)好的(de)實用(yong)價值。

系統硬件設計

數據(ju)采集記錄系(xi)統(tong)由(you)1個主控制卡及3個數據(ju)采集卡組(zu)成，系(xi)統(tong)結構組(zu)成如下(xia)圖所示。

主控(kong)(kong)制(zhi)(zhi)卡(ka)(ka)是數據(ju)(ju)采(cai)(cai)集(ji)系(xi)統(tong)的(de)(de)核心(xin)部(bu)分，主要包括地(di)面測控(kong)(kong)臺長線(xian)(xian)通(tong)信、各數據(ju)(ju)采(cai)(cai)集(ji)卡(ka)(ka)數據(ju)(ju)傳輸(shu)控(kong)(kong)制(zhi)(zhi)、數據(ju)(ju)轉(zhuan)發、存(cun)儲(chu)(chu)器(qi)控(kong)(kong)制(zhi)(zhi)等功(gong)能。3個數據(ju)(ju)采(cai)(cai)集(ji)卡(ka)(ka)可以采(cai)(cai)集(ji)72路(lu)模(mo)(mo)擬信號，各數據(ju)(ju)采(cai)(cai)集(ji)卡(ka)(ka)中的(de)(de)FPGA從控(kong)(kong)制(zhi)(zhi)模(mo)(mo)塊根據(ju)(ju)地(di)址跳線(xian)(xian)模(mo)(mo)塊控(kong)(kong)制(zhi)(zhi)多通(tong)道切換開關，選(xuan)通(tong)24路(lu)模(mo)(mo)擬信號中的(de)(de)某路(lu)信號后經過(guo)16位A／D轉(zhuan)換器(qi)轉(zhuan)換為(wei)數字信號，各路(lu)信號采(cai)(cai)集(ji)完成后根據(ju)(ju)接收時序(xu)和握手(shou)信號將(jiang)采(cai)(cai)集(ji)數據(ju)(ju)通(tong)過(guo)三通(tong)式可堆疊內部(bu)總線(xian)(xian)發送(song)至主控(kong)(kong)制(zhi)(zhi)卡(ka)(ka)，再(zai)由主控(kong)(kong)制(zhi)(zhi)卡(ka)(ka)的(de)(de)FPGA主控(kong)(kong)制(zhi)(zhi)模(mo)(mo)塊統(tong)一編幀后傳輸(shu)到存(cun)儲(chu)(chu)器(qi)，完成了數據(ju)(ju)采(cai)(cai)集(ji)與存(cun)儲(chu)(chu)過(guo)程。

系統邏輯設計

主控制卡采集控制邏輯設計

主控制卡的控制邏輯框圖如下圖所示。

采(cai)集(ji)(ji)(ji)控(kong)(kong)(kong)(kong)制(zhi)主要是(shi)由主控(kong)(kong)(kong)(kong)制(zhi)卡(ka)的內部總線控(kong)(kong)(kong)(kong)制(zhi)模(mo)塊完(wan)成，接收(shou)長線控(kong)(kong)(kong)(kong)制(zhi)模(mo)塊發(fa)送過(guo)來的地面測控(kong)(kong)(kong)(kong)臺控(kong)(kong)(kong)(kong)制(zhi)命令，并(bing)轉發(fa)給各個電(dian)壓(ya)采(cai)集(ji)(ji)(ji)卡(ka)，在(zai)采(cai)集(ji)(ji)(ji)狀態下，根據接收(shou)時序和握手信(xin)號接收(shou)各個采(cai)集(ji)(ji)(ji)卡(ka)的數據。

數據采集卡邏輯設計

數據采集卡控制邏輯框(kuang)圖(tu)如下圖(tu)所示。

Bus_Ctr為(wei)數據采(cai)集卡(ka)(ka)的內(nei)部(bu)總線控(kong)制(zhi)(zhi)模塊，主(zhu)要接收內(nei)部(bu)總線模塊發送過來的命令(ling)，控(kong)制(zhi)(zhi)AD—Ctr的工作狀(zhuang)(zhuang)態，采(cai)集狀(zhuang)(zhuang)態下，配合主(zhu)控(kong)制(zhi)(zhi)卡(ka)(ka)，將4k_FIFO中(zhong)的數據主(zhu)動(dong)送至(zhi)主(zhu)控(kong)制(zhi)(zhi)卡(ka)(ka)中(zhong)，AD—Ctr模塊主(zhu)要控(kong)制(zhi)(zhi)AD轉換時序，控(kong)制(zhi)(zhi)24路模擬開(kai)關。

模擬開關電路設計

多通道(dao)模擬開(kai)關(guan)的切(qie)(qie)換是數(shu)據(ju)采(cai)(cai)集(ji)(ji)卡的重要(yao)內容，在本設計中，每(mei)塊數(shu)據(ju)采(cai)(cai)集(ji)(ji)卡都(dou)需(xu)要(yao)同時(shi)采(cai)(cai)集(ji)(ji)24路(lu)不(bu)同頻(pin)率的模擬信號(hao)，所以(yi)必須高(gao)精度、高(gao)準確度控制(zhi)采(cai)(cai)樣(yang)通道(dao)地址的切(qie)(qie)換與(yu)選擇，這對(dui)于硬件(jian)與(yu)軟件(jian)的設計都(dou)提出很高(gao)的要(yao)求(qiu)(qiu)。硬件(jian)部(bu)分采(cai)(cai)用的模擬開(kai)關(guan)是ADG706，此為(wei)可以(yi)選通l6路(lu)信號(hao)的芯(xin)片，由于采(cai)(cai)集(ji)(ji)通道(dao)為(wei)24路(lu)，所以(yi)每(mei)塊采(cai)(cai)集(ji)(ji)卡上需(xu)要(yao)兩(liang)片ADG706芯(xin)片，開(kai)關(guan)量(liang)達(da)到(dao)16X2=32>24路(lu)，滿足設計要(yao)求(qiu)(qiu)。

PCBA加工產能

PCBA工藝能力

PCBA交期說明